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Jose
@@ -164,9 +164,150 @@ var2bit2 = 1;
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![[Pasted image 20250227120032.png|500]]
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### <mark style="background: #FFB86CA6;">Registros</mark>
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![[Pasted image 20250306113133.png]]
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- **R0-R12:** propósito general
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- R0-R7: cualquier instrucción
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- R8-R12: no siempre, por ejemplo para instrucciones Thumb (16b)
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- **R13:** Stack Pointer. Hay dos SP, el MSP (Main Stack Pointer) para el modo privilegiado y el PSP (Process Stack Pointer) para el modo no privilegiado.
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- **R14:** Link Register. Almacena la dirección de retorno de subrutina.
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- **R15:** Program Counter.
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- **PSR:** Program Status Register. Internamente 3 registros.
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![[Pasted image 20250306113416.png]]
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- APSR: flags de la última ejecución
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- IPSR: código de la interrupción en ejecución
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- EPSR: información de la instrucción en ejecución
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### <mark style="background: #FFB86CA6;">Set de instrucciones</mark>
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![[Pasted image 20250306113057.png]]
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#### <mark style="background: #D2B3FFA6;">Instrucciones Thumb y Thumb-2</mark>
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- Las instrucciones en los Cortex ocupan 32b.
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- Se necesitan 4B por instrucción.
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- Un mismo programa ocupa 4 veces más para un Cortex que para un procesador de 8b (ATMEGA, etc)
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- Actualmente soportan el juego de instrucciones Thumb-2 (combinan instrucciones de 32b y 16b), pero implica un descenso en el rendimiento al añadir latencia de descodificación de instrucciones.
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## <mark style="background: #ADCCFFA6;">4. Manipulación de bits</mark>
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- **El método clásico:** Para cambiar un bit de un registro de (por ejemplo) 8 bits, se debe leer, aplicar máscara y escribir el valor modificado. En conclusión: RMW (Read-Modify-Write).
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- **El problema:** Si una vez leído el registro, se interrumpe la tarea por otra que modifica otro bit del registro, al escribir el dato de antes, el nuevo bit se machaca.
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### <mark style="background: #FFB86CA6;">Métodos de manipulación de bits específicos en μC</mark>
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En C tradicional se suelen usar máscaras y campos de bit en structs. En principio, si la unidad mínima direccionable es el byte, los campos de bit implican la necesidad de realizar máscaras para el acceso a los datos sin modificar el resto.
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```C
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struct mybitfields
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{
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unsigned short a : 4;
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unsigned short b : 5;
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unsigned short c : 7;
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} test;
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int main(void)
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{
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test.a = 2;
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test.b = 31;
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test.c = 0;
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}
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```
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Esto depende mucho del **compilador y del μC** ya que puede hacerse tradicionalmente (RMW) o en un sólo paso si se admite el direccionamiento a bit.
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#### <mark style="background: #D2B3FFA6;">1. Mapa de memoria direccionable bit</mark>
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Hay algunas instrucciones que direccionan a nivel de bit.
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![[Pasted image 20250306121610.png]]
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#### <mark style="background: #D2B3FFA6;">2. Instrucción compleja que realiza RMW de una vez</mark>
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Por ejemplo las instrucciones:
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```asm
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BRSET dir, mascara, etiqueta
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BSET dir, mascara, etiqueta
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BCLR dir, mascara
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BIC r0, r1, #1 // Pone a 0 en r1 los bits que diga en #X
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```
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#### <mark style="background: #D2B3FFA6;">3. Direccionamiento de bit dentro de un byte</mark>
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```asm
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BCF dirf, numbit (PIC)
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SBI 0x18, 4 (ATMEGA)
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```
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#### <mark style="background: #D2B3FFA6;">4. Crear una zona de memoria en la que cada posición de 32 bits está asociada a un bit de otra zona de memoria: bit banding</mark>
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![[Captura desde 2025-03-06 12-24-34.png]]
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El tamaño máximo de SRAM son 512MB - 32MB ya que estos se usan para apuntar a los bits de la zona de memoria de bit banding.
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| bitX | DATO | 0x4242028C |
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| -------- | -------- | -------------- |
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| **bit3** | **DATO** | **0x42420288** |
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| **bit2** | **DATO** | **0x42420284** |
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| **bit1** | **DATO** | **0x42420280** |
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## <mark style="background: #ADCCFFA6;">5. Interrupciones</mark>
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#### <mark style="background: #D2B3FFA6;">Aclaraciones</mark>
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Según el origen:
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- Hay interrupciones internas al procesador que se producen por algún dispositivo propio dentro del μC.
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- Hay interrupciones externas que se activan mediante un pin externo (por nivel o por flanco).
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Según el uso:
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- Hay interrupciones debidas a fallos (excepciones).
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- Hay interrupciones software (como saltos a subrutinas privilegiados).
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- Hay interrupciones de gestión de periféricos (las normales).
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Posibilidad de enmascarar:
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- Interrupciones enmascarables
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- Interrupciones no enmascarables (NMI).
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### <mark style="background: #FFB86CA6;">Tipos de excepciones</mark>
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- **Reset:** tras encendido o aplicar un '0' a la señal reset del CPU. Cuando se produce el CPU para la ejecución independientemente de la instrucción que estuviese ejecutando. Cuando reset se desactiva, se ejecuta la ISR de reset, reiniciando el procesador.
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- **HardFault:** se dispara cuando hay un error en el tratamiento de una interrupción/excepción. Ej: ISR no definida
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- **MemManage:** ocurre cuando el MPU falla o hay accesos a zonas de memoria reservada.
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- **BusFault:** ocurre cuando una transacción en un bus falla o hay un error de E/S. Ej: no existe el periférico en puerto X.
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- **UsageFault:** se produce cuando hay un fallo al ejecutar una instrucción
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- Instrucción no definida
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- Acceso desalineado ilegal
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- Estado inválido durante ejecución (por ej. dividir por 0)
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- Error en la finalización de una ISR
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### <mark style="background: #FFB86CA6;">Tipos de interrupciones software</mark>
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- **SVCall:** supervisor call. Se dispara por la instrucción SVC. La usa el SO para asegurarse de que sus instrucciones no se interrumpan y ejecutar bloques de código de forma atómica.
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- **PendSV:** permite acceso privilegiado a memoria y registros.
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### <mark style="background: #FFB86CA6;">Manejadores de Interrupciones/Excepciones</mark>
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Las rutinas que las manejan se clasifican en:
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- **Interrupt Service Routines (ISR):** manejan las interrupciones de los periféricos
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- **Fault Handlers:** manejan las excepciones en caso de error
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- **System Hanlders:** manejan las interrupciones del SO: PendSV, SVCall, SysTick
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### <mark style="background: #FFB86CA6;">Gestión de periféricos</mark>
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- A cada fuente de int se le asocia un trozo de código: ISR
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- Las ISR en μC pequeños suelen no anidarse
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- El concepto de anidamiento implica:
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- Niveles de prioridad
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- Un dispostivo hardware controlador de interrupciones
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- Para saber en que sitio esta la ISR: tabla de vectores de interrupcion
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![[Pasted image 20250313114416.png]]
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### <mark style="background: #FFB86CA6;">NVIC: Nested Vector Interrupt Controller</mark>
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- Integrado en el núcleo del Cortex
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- Permite asignar niveles de prioridad
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- Las interrupciones más prioritarias interrumpen a las de menos prioridad: interrupciones anidadas
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- Permite configurar **150 interrupciones** con **16 niveles de prioridad**
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- Diseñado para minimizar la latencia
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- Permite cambiar la tabla de vectores de
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- PPB (Private Programming Bus): para configurar por software
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- Tiene múltiples conexiones con el Core:
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1. Interrumpir al core y enviarle codigo de interrupcion
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2. Conexion E/S para escribir su configuracion
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3. Lineas de excepciones
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### <mark style="background: #FFB86CA6;">Registros Cortex M4</mark>
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```C
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register int nombrereg _asm("r13");
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__set_BASEPRI(10);
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```
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![[Pasted image 20250313115415.png]]
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### <mark style="background: #FFB86CA6;">Máscaras del Cortex M3/M4</mark>
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- PRIMASK: registro de 1 bit que permite excepciones NMI y hard fault y ninguna más.
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- FAULTMASK: registro de 1 bit que permite excepciones NMI y ninguna más.
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- BASEPRI: registro de 9 bits que define el nivel de prioridad de las máscaras. Cuando se activa, deshabilita las interrupciones >= que su valor (cuanto mas grande el numero, menor prioridad). Por defecto es 0.
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### <mark style="background: #FFB86CA6;">Estado de las interrupciones dentro del controlador</mark>
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1. Inactive: no se ha producido y no está pendiente
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2. Pending: a la espera de ser atendida
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3. Active: se está atendiendo por el CPU y no ha sido completada todavía
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4. Active and pending: está siendo atendida por el procesador y se ha vuelto a pedir, por lo que se tiene que ejecutar de nuevo cuando se complete.
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<hr>
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### <mark style="background: #FFB86CA6;">Registros del NVIC</mark>
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<h3 style="color:red;">MASCARAS</h3>
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- NVIC_ISER (Interrupt Set Enable Register): si se pone a uno, habilita interrupciones.
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- NVIC_ICER (Interrupt Clear Enable Register): si se pone a uno, deshabilita interrupciones.
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<h3 style="color:red;">FLAGS</h3>
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- NVIC_ISPR: marca interrupcion como pendiente
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- NVIC_ICPR: resetea la flag de pendiente
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- NVIC_IPRx: prioridad de la interrupcion (8 bits para cada interrupcion, 4 interrupciones en un registro de 32 bits)
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- NVIC_IABR: activo si una interrupcion está siendo atendida
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![[Pasted image 20250313122633.png]]
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<div class="nota">
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<h3>Si el BASEPRI del Core está a 0, se usa el nivel de prioridad del NVIC. Sin embargo si está > 0 el del Core, las interrupciones que lleguen al Core desde el NVIC con menos prioridad no se atenderán</h3>
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<h3>La prioridad principal sirve para ver que interrupción puede o no interrumpir a otra. Sin embargo, la subprioridad sirve para que en caso de que lleguen "a la vez" se pueda decidir cual va primero. </h3>
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</div>
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