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TEMA 1: Introducción y conceptos básicos

1. Clasificación

Los sistemas de propósito general se pueden diferenciar de los sistemas empotrados, pero no es una clasificación estricta sino más bien un rango o gradiente. !

• Sistema tiempo real VS Sistema convencional: Freno ABS frente a procesador de texto.
• Sistema de uso industrial VS Producto de consumo: Máquina de empaquetado de patatas fritas frente a consola de videojuegos.
• Sistema dirigido por eventos VS Sistema dirigido por datos: Freno ABS frente a MP3.
  • Procesadores digitales de señal (DSP): para procesar flujos de datos.
• Sistema artesanal/prototipo VS Sistema industrializado: Puerta de garaje autoconstrucción frente a lavadora comercial.

Dispositivos comunes

• PC sobremesa.
• Autómatas Programables Industriales (API) o Controladores Lógicos Programables (PLC).
• Microcontroladores.
• Procesadores Digitales de Señal (DSP).
• Lógica programable (FPGAs, PLDs).
• Sistemas Full Custom.

Principales diferencias GPC VS Embedded System

[EXAMEN] !

2. Características especiales de los sistemas empotrados

Memoria

• Siempre ejecutan el mismo código: necesitan normalmente más ROM que RAM, el código se encuentra en la ROM y el stack en la RAM, aunque algunos no tienen.
• [EXAMEN] Las variables en la ROM son constantes, pero ¿las globales en RAM se inicializan explícitamente?
  • Si la variable la declaramos e inicializamos a la vez, mientras tengamos el microcontrolador conectado al IDE, es válido. Sin embargo, al funcionar el microcontrolador independientemente, si queremos inicializar una variable global, deberíamos declararla y luego inicializarla dentro del código, ya que no hay intérprete ni nada que la inicialice en tiempo de ejecución. ACTUALMENTE se soluciona con un código startup antes del main para inicializar este tipo de variables globales. En el código startup también se inicializan punteros de pila.
  • Se puede usar la palabra reservada const para establecer que ese código está en ROM, y en este caso se podría inicializar en la declaración.
• No requiere soporte de almacenamiento tipo HD.
• Pueden poseer o no protección para acceder a datos/código internos.
• Por compatibilidad y limitaciones, uso de bancos de memoria.

Datos e instrucciones

• Preparados para manipulación de bits
• El ISA suele ser recortado: instrucciones de salto condicional, instrucciones aritméticas, signo, modos de direccionamiento, registro de estado "pobre"...

Fallos y robustez

• No suelen ser sistemas atendidos, el usuario no es consciente de que es un computador.
• Implementan sistemas de tolerancia y recuperación de fallos
• Se han ampliado los rangos de funcionamiento en cuanto a temperatura, radiación, niveles de alimentación, etc

Consumo

• Optimizados para bajo consumo
• Utilización en aplicaciones móviles modos de bajo consumo (ej: mando a distancia)

Programación y desarrollo

• Difícil de depurar
• Siempre ejecutan el mismo software
• Los programas no suelen acabar while(1) {...}

Tamaño y precio

• En grandes cantidades son muy baratos
• Multitud de formatos para satisfacer la industria

3. Sistemas tiempo real

!

Sistema Tiempo Real

Sistema informático en el que la corrección del resultado depende tanto de su validez lógica como del instante en que se produce.

Computador Empotrado

Computador integrado en algún mecanismo físico para implementar un tipo de control de procesos o toma de datos.

Sistema Empotrado Tiempo Real

Sistema informático que ejecuta alguna aplicación de tiempo real y tiene al menos un elemento que sea un computador empotrado.

Variables en C

• Estáticas: heap, memoria principal
• Automáticas: pila
• Dinámicas: asignación y liberación de memoria con malloc y free
  Como ejemplo de esto:
  int* a = malloc(10*sizeof(int));

¿Se puede reservar dinámicamente en SSEE?

Como la cantidad de memoria en los SSEE es limitada, no es que no se pueda usar, pero hay que tener mucho cuidado al usar la asignación dinámica ya que puede llegar un momento en que se pida reservar más memoria de la disponible. Para asegurar que el sistema sea seguro, se recomienda usar variables estáticas

### Tareas Esencialmente hay dos tipos de tareas: - **Esencial:** presenta restricciones temporales - **Críticas:** SIEMPRE se debe completar dentro del plazo - **Acríticas:** puede completarse fuera de plazo "sin problemas" - **No esencial:** no presenta restricciones temporales Dadas estas definiciones, se pueden clasificar los sistemas de tiempo real en **duros** y **blandos**: - **STR Duro:** al menos posee una tarea crítica - **STR Blando:** todas sus tareas son acríticas ### Técnicas de programación #### 1. Procesamiento secuencial (`while(1)`) ```C int main() { while(1) { TareaA(); TareaB(); TareaC(); TareaI(); // añadida temporización } } ``` #### 2. Foreground/Background !Pasted image 20250213110517.png #### 3. RTOS

TEMA 2: Estructura de los μC

1. Conceptos generales

Familias de μC

• Al igual que los GPP, se agrupan en familias.
• Suelen poseer un núcleo común, pero hay más diversidad dentro de las familias.
• Los fabricantes sacan una gran variedad para cubrir cada necesidad.
• Familias históricas 8 bits: Intel 8051, Motorola 68XX, Atmel AVR, etc.
• Familias 32 bits: ARM, Freescale 683XX, etc.

Estructura de memoria

• Desde el punto de vista del programador, hay al menos dos tipos de memoria (ROM y RAM).
• Si se usa la arquitectura Harvard, las instrucciones para acceder a código o datos pueden ser distintas, y a los registros internos se le pueden asociar punteros de diversos tamaños. !Pasted image 20250213120645.png La más adecuada para μC es la de Harvard ya que los μC suelen tener ROM/Flash para código y memoria de datos.
• En un μC puede estar justificado el que haya múltiples elementos con buses de direcciones distintos:
  • Memoria Programa Interna
  • Memoria Datos Interna
  • Memoria Programa Externa
  • Memoria Datos Externa
  • Registros E/S
  • Direccionamiento bit a bit en memoria y periféricos

Nota

Single Chip (Microcontrolador, MCU): RAM y ROM internas

Modo expandido (Microprocesador, MPU): se sacan desde el chip buses de datos, direcciones y líneas de control hacia fuera para RAM y ROM externas

2. Intel 8051

!Pasted image 20250220110642.png !Pasted image 20250220110558.png !

Características

• Punteros de datos y de pila de distinto tamaño que PC (Program Counter) o IP (Instruction Pointer) porque es Harvard.
• Complejidad de mapa de memoria.
• Juego de instrucciones limitado.
• La pila está en memoria de datos interna y limitada a 256B por ser el SP de 8b.
• Instrucciones de acceso memoria-memoria sin pasar por un acc.
• Acumuladores accesibles por dir. directo.
• Necesario acceder a memoria de código para datos constantes -> movc.

Mapa de memoria

! Asignación memoria variables:

• DATA: 128B bajos en RAM interna
• BDATA: memoria direccionable bit
• IDATA: 128B direccionamiento indirecto
• PDATA: memoria por bancos
• XDATA: memoria datos externa
• CODE: memoria de código Ejemplos:

code unsigned char var1;

bdata char var2;
sbit var2bit2 = var2^2;
var2bit2 = 1;

3. Cortex M

Introducción

• Arquitectura ARM (Advanced RISC Machines)
• Empezó en 1983 de parte de Acorn Computers Ltd.
• Originalmente para PCs (arquitectura Von Neumann)
• RISC -> instrucciones de 4B. Los más recientes traen un conjunto de instrucciones de 16 bits adicional, llamado Thumb.

Buses

Tipos de buses

• AHB (Advanced High performance Bus): memoria, periféricos rápidos...
• APB (Advanced Peripheral Bus): periféricos generales
• PPB (Private Peripheral Bus): acceso al debugger e interrupciones !Pasted image 20250227115420.png

Buses internos

• Buses CORE:
  • Icode bus AHB: acceso a la memoria de código (ROM, Flash...) alineados de 32 en 32 bits (al usar instrucciones de 16 bits se toman instrucciones de 2 en 2).
  • Dcode bus AHB: acceso a datos almacenados en memoria de código sin alineamiento.
  • System bus AHB: acceso R/W a la zona de memoria SRAM (interna, externa, extendida), periféricos y controladores rápidos (DMA)
  • Internal PPB: debugger, interrupciones, etc

Mapa de memoria

!Pasted image 20250227120032.png

Registros

!

• R0-R12: propósito general
  • R0-R7: cualquier instrucción
  • R8-R12: no siempre, por ejemplo para instrucciones Thumb (16b)
• R13: Stack Pointer. Hay dos SP, el MSP (Main Stack Pointer) para el modo privilegiado y el PSP (Process Stack Pointer) para el modo no privilegiado.
• R14: Link Register. Almacena la dirección de retorno de subrutina.
• R15: Program Counter.
• PSR: Program Status Register. Internamente 3 registros. !
  • APSR: flags de la última ejecución
  • IPSR: código de la interrupción en ejecución
  • EPSR: información de la instrucción en ejecución

Set de instrucciones

!

Instrucciones Thumb y Thumb-2

• Las instrucciones en los Cortex ocupan 32b.
• Se necesitan 4B por instrucción.
• Un mismo programa ocupa 4 veces más para un Cortex que para un procesador de 8b (ATMEGA, etc)
• Actualmente soportan el juego de instrucciones Thumb-2 (combinan instrucciones de 32b y 16b), pero implica un descenso en el rendimiento al añadir latencia de descodificación de instrucciones.

4. Manipulación de bits

• El método clásico: Para cambiar un bit de un registro de (por ejemplo) 8 bits, se debe leer, aplicar máscara y escribir el valor modificado. En conclusión: RMW (Read-Modify-Write).
• El problema: Si una vez leído el registro, se interrumpe la tarea por otra que modifica otro bit del registro, al escribir el dato de antes, el nuevo bit se machaca.

Métodos de manipulación de bits específicos en μC

En C tradicional se suelen usar máscaras y campos de bit en structs. En principio, si la unidad mínima direccionable es el byte, los campos de bit implican la necesidad de realizar máscaras para el acceso a los datos sin modificar el resto.

struct mybitfields
{
	unsigned short a : 4;
	unsigned short b : 5;
	unsigned short c : 7;
} test;

int main(void)
{
	test.a = 2;
	test.b = 31;
	test.c = 0;
}

Esto depende mucho del compilador y del μC ya que puede hacerse tradicionalmente (RMW) o en un sólo paso si se admite el direccionamiento a bit.

1. Mapa de memoria direccionable bit

Hay algunas instrucciones que direccionan a nivel de bit. !

2. Instrucción compleja que realiza RMW de una vez

Por ejemplo las instrucciones:

BRSET dir, mascara, etiqueta
BSET  dir, mascara, etiqueta
BCLR  dir, mascara
BIC   r0, r1, #1 // Pone a 0 en r1 los bits que diga en #X

3. Direccionamiento de bit dentro de un byte

BCF dirf, numbit (PIC)
SBI 0x18, 4 (ATMEGA)

4. Crear una zona de memoria en la que cada posición de 32 bits está asociada a un bit de otra zona de memoria: bit banding

! El tamaño máximo de SRAM son 512MB - 32MB ya que estos se usan para apuntar a los bits de la zona de memoria de bit banding.

bitX	DATO	0x4242028C
bit3	DATO	0x42420288
bit2	DATO	0x42420284
bit1	DATO	0x42420280

5. Interrupciones

Aclaraciones

Según el origen:

• Hay interrupciones internas al procesador que se producen por algún dispositivo propio dentro del μC.
• Hay interrupciones externas que se activan mediante un pin externo (por nivel o por flanco). Según el uso:
• Hay interrupciones debidas a fallos (excepciones).
• Hay interrupciones software (como saltos a subrutinas privilegiados).
• Hay interrupciones de gestión de periféricos (las normales). Posibilidad de enmascarar:
• Interrupciones enmascarables
• Interrupciones no enmascarables (NMI).

Tipos de excepciones

• Reset: tras encendido o aplicar un '0' a la señal reset del CPU. Cuando se produce el CPU para la ejecución independientemente de la instrucción que estuviese ejecutando. Cuando reset se desactiva, se ejecuta la ISR de reset, reiniciando el procesador.
• HardFault: se dispara cuando hay un error en el tratamiento de una interrupción/excepción. Ej: ISR no definida
• MemManage: ocurre cuando el MPU falla o hay accesos a zonas de memoria reservada.
• BusFault: ocurre cuando una transacción en un bus falla o hay un error de E/S. Ej: no existe el periférico en puerto X.
• UsageFault: se produce cuando hay un fallo al ejecutar una instrucción
  • Instrucción no definida
  • Acceso desalineado ilegal
  • Estado inválido durante ejecución (por ej. dividir por 0)
  • Error en la finalización de una ISR

Tipos de interrupciones software

• SVCall: supervisor call. Se dispara por la instrucción SVC. La usa el SO para asegurarse de que sus instrucciones no se interrumpan y ejecutar bloques de código de forma atómica.
• PendSV: permite acceso privilegiado a memoria y registros.

Manejadores de Interrupciones/Excepciones

Las rutinas que las manejan se clasifican en:

• Interrupt Service Routines (ISR): manejan las interrupciones de los periféricos
• Fault Handlers: manejan las excepciones en caso de error
• System Hanlders: manejan las interrupciones del SO: PendSV, SVCall, SysTick

Gestión de periféricos

• A cada fuente de int se le asocia un trozo de código: ISR
• Las ISR en μC pequeños suelen no anidarse
• El concepto de anidamiento implica:
  • Niveles de prioridad
  • Un dispostivo hardware controlador de interrupciones
• Para saber en que sitio esta la ISR: tabla de vectores de interrupcion !

NVIC: Nested Vector Interrupt Controller

• Integrado en el núcleo del Cortex
• Permite asignar niveles de prioridad
• Las interrupciones más prioritarias interrumpen a las de menos prioridad: interrupciones anidadas
• Permite configurar 150 interrupciones con 16 niveles de prioridad
• Diseñado para minimizar la latencia
• Permite cambiar la tabla de vectores de
• PPB (Private Programming Bus): para configurar por software
• Tiene múltiples conexiones con el Core:
  1. Interrumpir al core y enviarle codigo de interrupcion
  2. Conexion E/S para escribir su configuracion
  3. Lineas de excepciones

Registros Cortex M4

register int nombrereg _asm("r13");
__set_BASEPRI(10);

!

Máscaras del Cortex M3/M4

• PRIMASK: registro de 1 bit que permite excepciones NMI y hard fault y ninguna más.
• FAULTMASK: registro de 1 bit que permite excepciones NMI y ninguna más.
• BASEPRI: registro de 9 bits que define el nivel de prioridad de las máscaras. Cuando se activa, deshabilita las interrupciones >= que su valor (cuanto mas grande el numero, menor prioridad). Por defecto es 0.

Estado de las interrupciones dentro del controlador

1. Inactive: no se ha producido y no está pendiente
2. Pending: a la espera de ser atendida
3. Active: se está atendiendo por el CPU y no ha sido completada todavía
4. Active and pending: está siendo atendida por el procesador y se ha vuelto a pedir, por lo que se tiene que ejecutar de nuevo cuando se complete.

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Registros del NVIC

MASCARAS

- NVIC_ISER (Interrupt Set Enable Register): si se pone a uno, habilita interrupciones. - NVIC_ICER (Interrupt Clear Enable Register): si se pone a uno, deshabilita interrupciones.

FLAGS

- NVIC_ISPR: marca interrupcion como pendiente - NVIC_ICPR: resetea la flag de pendiente - NVIC_IPRx: prioridad de la interrupcion (8 bits para cada interrupcion, 4 interrupciones en un registro de 32 bits) - NVIC_IABR: activo si una interrupcion está siendo atendida !

Si el BASEPRI del Core está a 0, se usa el nivel de prioridad del NVIC. Sin embargo si está > 0 el del Core, las interrupciones que lleguen al Core desde el NVIC con menos prioridad no se atenderán

La prioridad principal sirve para ver que interrupción puede o no interrumpir a otra. Sin embargo, la subprioridad sirve para que en caso de que lleguen "a la vez" se pueda decidir cual va primero.