`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: nope
// Engineer: Jose
// 
// Create Date: 02/20/2026 09:21:52 AM
// Design Name: RISCV AC Processor Simulation
// Module Name: tb_top
// Project Name: riscv-ac
// Target Devices: Artix 7
// Tool Versions: 2025.2
// Description: Testbench for simulation + MMIO
// 
// Dependencies: 
// 
// Revision: 2.0 - MMIO
// Revision: 1.0 - Basic structure
// Revision: 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


`timescale 1ns / 1ps

module tb_top();
    reg clk;
    reg rst;
    wire [1:0] leds;
    wire [31:0] uart_tx_data;
    wire uart_tx_en;

    top uut (
        .clk(clk),
        .rst(rst),
        .leds(leds),
        .uart_tx_data(uart_tx_data),
        .uart_tx_en(uart_tx_en)
    );
    
    // T_CLK = 10ns
    always #5 clk = ~clk;

    initial begin
        // inicializamos señales
        clk = 0;
        rst = 1;

        // cargamos programa
        $readmemh("/home/jomaa/git/riscv-ac/riscv-ac.srcs/sim_1/new/program.mem", uut.u_imem.memory);

        // activamos reset 20ns
        #20;
        rst = 0;

        // ejecución de 100 ciclos
        #150;

        $finish;
    end
endmodule